Bucle de Enganche de Fase (PLL) — Recuperación de Reloj y Sincronía de Portadora

La simulación modela un PLL clásico de segundo orden: un detector de fase que produce Kd·sin(error de fase) entre la entrada y la fase del VCO, un filtro de bucle (seleccionable como de primer orden, PI o retardo-avance) que filtra esa señal de error en una tensión de control, y un VCO cuya fase de salida avanza en una cantidad proporcional a la ganancia del VCO K₀ por la tensión de control filtrada. La fase del VCO retroalimenta al detector de fase, cerrando el bucle.

Juntos, ζ y ωn establecen la respuesta de segundo orden del bucle, del mismo modo que lo harían en un sistema mecánico masa-resorte-amortiguador. La frecuencia natural ωn determina la rapidez con la que reacciona el bucle — una ωn más alta engancha más rápido pero sigue más el ruido de entrada. El factor de amortiguamiento ζ determina cuán oscilatorio es el transitorio: ζ = 0,707 da una respuesta rápida y casi óptima con un sobreimpulso mínimo, ζ muy por debajo de 0,5 produce un timbreo visible en el gráfico del error de fase antes de asentarse, y ζ por encima de 1 da un acercamiento lento y sobreamortiguado al enganche.

El filtro de primer orden es una simple ganancia proporcional, que deja un pequeño error de fase residual en estado estacionario bajo un desplazamiento de frecuencia. El filtro PI (proporcional-integral) añade acción integral, que lleva el error de fase en estado estacionario a cero una vez enganchado — por eso la mayoría de los PLL prácticos usan un filtro PI. El filtro de retardo-avance es un diseño de polo-cero que da forma a la respuesta en frecuencia del bucle de manera similar al filtro PI, pero se expresa como un par discreto de polo-cero; el diagrama de Bode se actualiza en vivo para que puedas comparar sus respuestas de magnitud directamente.

El bucle se marca como ENGANCHADO una vez que el error de fase permanece por debajo de un pequeño umbral (0,1 rad) durante 50 muestras consecutivas; vuelve a ADQUIRIENDO si el error supera después el triple de ese umbral. El rango de captura (mostrado en ± radianes en el panel de estadísticas) se estima a partir del producto de la ganancia del VCO K₀ y la ganancia del detector de fase Kd — representa el desfase inicial máximo desde el cual se espera que el bucle logre engancharse, dados sus ajustes de ganancia actuales.

Los PLL son uno de los bloques más comunes en electrónica. Los circuitos de generación de reloj y síntesis de frecuencia usan un PLL para multiplicar una referencia de cristal estable de baja frecuencia hasta las velocidades de reloj multi-gigahercio que necesitan los procesadores modernos. Los receptores digitales usan circuitos de recuperación de reloj y datos (CDR) basados en PLL para re-derivar un reloj de bits limpio a partir de un flujo de datos entrante ruidoso. Los demoduladores de radio FM usan un PLL para seguir la fase instantánea de la portadora y recuperar la señal de audio, y los receptores GPS usan PLL para engancharse a la frecuencia portadora de cada satélite para un posicionamiento preciso.