Obwody zablokowane na fazę: Jak Czujniki Zablokują Nosnyk Przewodzący W Ścisłej Sieci Feedbacku

Trzy bloki w pętli

Obwód zablokowany na fazę jest systemem sprzężonego zwrotnego odbicia zbudowanym z trzech bloków w pętli: detektor fazowy (PD), który porównuje fazę sygnału referencyjnego przychodzącego z wyjściem własnego obwodu, filtr sprzężonego zwrotnego, który uśmierca porównanie do spokojnej napięcia sterującego, oraz oscylator sterowany napięciem (VCO), którego częstotliwość jest ustalona przez to napięcie i powraca do detektora fazowego, zamykając pętlę.

Mechanizm polega na prostym argumentu sprzężonego zwrotnego. Jeśli fazę VCO prowadzi za sygnałem referencyjnym, sygnał błędu detektora fazowego przesuwa wyjście filtru sprzężonego zwrotnego w górę, co przyspiesza VCO i zmniejsza prowadzenie; jeśli VCO prowadzi przed, stosunkowo odwrotna korekcja go powolni. W momencie zablokowania pętla sprowadzi błąd fazowy do małej wartości stabilnej (często dokładnie zero dla idealnego integrującego filtru sprzężonego zwrotnego) i, kluczowo, częstotliwość VCO śledzi dokładnie częstotliwość sygnału referencyjnego — PLL jest podstawowym urządzeniem do śledzenia częstotliwości, które osiąga to śledzenie poprzez ciągłą korekcję faz.

Filتر pętli, tłumienie i układ, który go kontroluje

Filter pętli prawie zawsze jest bardziej niż prostym filtem niskopassantem — standardowym rozwiązaniem jest filtr proporcjonalny-plus-integral, ponieważ składnik integralny pozwala pętli śledzić częstotliwość bez stałego błędu fazowego, a nie z małą resztką offsetu. Ten filtr, wraz z uzyskaniem detektora faz i uzyskaniem VCO, ustawia dwa kluczowe parametry pętli: naturalną częstotliwość ω_n (w przybliżeniu, jak szybko reaguje pętla) oraz współczynnik tłumienia ζ (jaki jest jego przekroczenie podczas osiągania celu).

ζ < 1 poddampowany: szybkie zablokowanie, ale przekroczenie i druk w błędu fazowym ζ = 1 krytycznie damped: najskuteczniejsze zablokowanie bez przekroczenia ζ > 1 naddampowany: brak przekroczenia, ale wolne zablokowanie Rozszerzanie pasek częstotliwościowej pętli (podnoszenie ω_n) sprawia, że PLL szybciej zablokuje i śledzi większe zmiany referencyjnej, ale jednocześnie pozwala na więcej własnego szumu fazowego referencji oraz dowolnego szumu zdetektowanego do wyjścia — klasyczne zagadnienie przekładane przez projekt PLL to dokładnie szybkość zablokowania i zakres śledzenia w stosunku do drgań wyjściowych i odrzucenia szumów, a każda rzeczywista konstrukcja PLL jest negocjacją między tymi dwoma aspektami.

ζ < 1   underdamped:  fast lock, but overshoot and ringing in phase error
ζ = 1   critically damped: fastest lock with no overshoot
ζ > 1   overdamped:    no overshoot, but sluggish lock

Zakres zablokowania, zakres przyjmowania i znaczenie stracenia zablokowania

PLL zablokowany może nadal śledzić przesunięcie częstotliwości referencyjnej w granicach swojego zakresu zablokowania — często stosunkowo szerokiego, ponieważ po zablokowaniu poprawka feedbaksowa musi liczyć tylko ze małych odchyleń. Przyjmowanie zablokowania z zera, bez synchronizacji, jest trudniejsze: zakres przyjmowania, to przedział początkowego offseta częstotliwości z którego pętla może sama wyciągnąć się do zablokowania, jest ogólnie szerszy niż zakres zablokowania, ponieważ sygnał błędu monotoniczny używalny detektora fazowy istnieje tylko w określonym zakresie przed obwodzeniem lub saturacją. Jeśli częstotliwość referencyjna skoczy poza zakres zablokowania — lub szum jest wystarczająco silny, aby przekroczyć błąd fazowy instantanicji granicę liniowego obszaru detektora — pętla straci zablokowanie i musi ponownie go uzyskać od początku, co jest dokładnie chwilą przerywania, której czasem słyszycie jako kliknięcie lub utratę sygnału w radiu FM lub widzicie jako burzę błędów bitowych w odbiorcu cyfrowym.

Two codzienna zadania: odzyskiwanie nosańcy i klocka czasu

W synchronizacji z nosnikiem, odbiornik dla sygnału beznosnika (odczytanie AM synchroniczne, demodulacja PSK/QAM) nie ma dedykowanej tony pilotowej do zablokowania, więc używa wariantu PLL (pętli Costasa, dla nosnikiów z niejasnym kierunkiem fazowym), aby bezpośrednio odzyskać lokalną kopię fazowego i częstotliwościowego stanu nosnika nadawcy z samego sygnału modulowanego. To pozwala demodulatorowi mnożyć przychodzący sygnał do zakresu podstawowego w sposób koherentny, a nie odgadując niezależne przesunięcie fazowe.

W odzyskiwaniu klocka czasu i danych (CDR), odbiornik szeregowy — SATA, USB, Ethernet, dowolna wysoka prędkościowa łącze szeregowe — nie ma nawet oddzielnego kabla zegarowego; informacje o czasie są wciśnięte w przejściach własnych danych. PLL blokuje lokalny klok zegarowy na tych przejściach, aby mógł pomiar każdego przychodzącego bitu w centrum jego oka, gdzie szum amplitudowy i czasowy najmniej wpływa na decyzję — utratę tego zablokowania nawet przez kilka okresów bitowych na szybkim łączu uszkodzi każdy pomiar bitu aż do ponownego uzyskania zablokowania.

Często zadawane pytania

Wypróbuj na żywo

Wszystko powyżej działa bezpośrednio w Twojej przeglądarce — otwórz Phase-Locked Loop (PLL) — Clock Recovery & Carrier Sync i zmieniaj parametry podczas działania. Nic nie jest instalowane ani przesyłane na serwer, cały model działa w jednej karcie.